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Las puertas de transmisión pueden formar multiplexores de datos, como el mostrado en la
Cuando la señal seleccionada [3] está a un nivel lógico 1, la puerta de transmisión [6] conducirá y la puerta de
transmisión [7] (debido al inversor [5]) no conducirá. Así que la salida [4] no tendrá el mismo nivel lógico que la
entrada [1] y las señales 1 de la entrada [2] no afectarán a la salida [4]. Cuando la señal seleccionada [3] está a
un nivel lógico 0, la puerta de transmisión [7] conducirá y la puerta de transmisión [6] no conducirá. Así que la
salida [4] no tendrá el mismo nivel lógico que la entrada [2] y las señales 1 en la entrada [1] no afectarán a la
salida.
Selección
[3]
Buffer de tres estados
La
Figura 9
muestra el símbolo lógico, un circuito CMOS equivalente y la Tabla de verdad para un
Buffer de tres estados. Cuando la entrada de control [3] está a un nivel lógico 0, se dice que el Buffer no conduce
y la salida [2] está en alta impedancia que aísla el nodo. Cuando la entrada de control [3] está a un nivel lógico 1,
se dice que el Buffer conduce y cualquier nivel lógico que esté presente en la entrada [1] también estará en la
salida [2].
Viendo el circuito CMOS equivalente a la derecha de la
siguiente: Cuando la entrada de control [3] está a un nivel lógico 0, la puerta del transistor tipo N [6] estará a un
nivel lógico 0 y la puerta del transistor tipo P [5] a través del inversor [9] estará a un nivel lógico 1 (V
entonces ambos transistores [5] y [6] no conducirán. El nodo de salida [2] quedará aislado del todo, se dice que
está en alta impedancia.
Cuando la entrada de control [3] está a un nivel lógico 1, la puerta del transistor tipo N [6] estará a un
nivel lógico 1 y la puerta del transistor tipo P [5] estará a un nivel lógico 0. Si la entrada del Buffer [1] está a un
Entrada
Salida
[4]
[1]
[2]
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Figura 8. Multiplexor de Datos 2:1
Selección 1 2
0
0
0
0
1
1
1
1
Tabla 8. Funcionamiento del Multiplexor de Datos
Control
[3]
0
0
1
1
Figura 9. Buffer de Tres-estados
0
1
0
1
0
0
1
1
6
7
4
0 0 Off On 0
0 1 Off On 1
1 0 Off On 0
1 1 Off On 1
0 0 On Off 0
0 1 On Off 0
1 0 On Off 1
1 1 On Off 1
Entrada
Salida
[1]
[2]
0
Hi-Z
1
Hi-Z
0
0
1
1
Figura 9
23
y la
Tabla
9, se puede explicar lo
Figura
8.
),
DD
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