Tabla de contenido
Publicidad
A
K
7
5
A
K
7
5
P
a
r
i
t
y
B
i
t
P
a
r
i
t
y
B
i
t
El modo de paridad usa 1bit de paridad por cada byte, normalmente es el modo de paridad par, o sea, cada vez que se
refrescan los datos de memoria, el bit de paridad se ajusta para tener cuenta par "1" por cada byte. La vez siguiente, si la
memoria se lee con número impar de "1", es que ha ocurrido el error de paridad, a esto se llama detección de error de simple
bit.
P
B
S
R
A
M
(
P
i
p
e
l
i
n
e
P
B
S
R
A
M
(
P
i
p
e
l
i
n
e
Para una CPU Socket 7, una ráfaga de lectura de datos necesita 4 QWord (Quad-word, 4x16 = 64 bits). La PBSRAM sólo
necesita una vez para decodificar una dirección y automaticamente envía las restantes a la CPU de acuerdo a una secuencia
predefinida. Normalmente es 3-1-1-1, en total 6 estados de reloj, lo que es más rápido que la SRAM asíncrona. La PBSRAM se
usa a menudo en la cache L2 (nivel 2) de la CPU Socket 7. Las CPU Slot 1 y Socket 370 no necesitan PBSRAM.
P
C
-
1
0
0
D
I
M
M
P
C
-
1
0
0
D
I
M
M
SDRAM
DIMM que soporta 100MHz CPU
P
C
-
1
3
3
D
I
M
M
P
C
-
1
3
3
D
I
M
M
SDRAM
DIMM que soporta 133MHz CPU
d
B
u
r
s
t
S
R
A
M
)
d
B
u
r
s
t
S
R
A
M
)
FSB
bus clock.
FSB
bus clock.
84
M
a
n
u
a
l
O
n
l
i
n
e
M
a
n
u
a
l
O
n
l
i
n
e
Publicidad
Tabla de contenido
