Bloqueo De La Interfaz; Comunicación De Estado - Aim TTi MX100T Instrucciones

Fuente de alimentación de laboratorio de triple salida
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URL del documento XML de identificación
Tal y como requiere la norma LXI, el instrumento proporciona un documento XML de
identificación que puede solicitarse mediante una petición GET a
"http://direcciónIP:80/lxi/identification" conforme al esquema XSD del LXI (disponible en
http://www.lxistandard.org/InstrumentIdentification/1.0) y al estándar XML Schema del W3C
(http://www.w3.org/XML/Schema). Este documento describe la unidad. Si la resolución de
nombres está funcionando, es posible emplear el nombre de host en lugar de la dirección IP.
Sockets de TCP
El instrumento utiliza dos sockets en el puerto TCP 9221 para su supervisión y control. Este
puerto recibe comandos textuales tal y como se define en la sección «Comandos remotos».
Cualquier respuesta es remitida a través del mismo puerto. Toda cadena de comandos debe
contener uno o más comandos completos. Los comandos múltiples pueden estar separados por
punto y coma «;» o salto de línea. No es necesario incluir un indicador de fin, ya que la trama
TCP ya implica uno, pero se puede enviar si se desea.
12.2.6

Bloqueo de la interfaz

Todas las interfaces remotas se encuentran activas en todo momento, para evitar la necesidad
de seleccionar la interfaz activa y para asegurar que la interfaz LAN se encuentre siempre
disponible (según exige la norma LXI). Para reducir el riesgo de que el instrumento se encuentre,
sin saberlo, bajo el control de dos interfaces al mismo tiempo, el conjunto de instrucciones
incorpora un sencillo mecanismo de bloqueo y liberación. El bloqueo se libera automáticamente
cuando es posible detectar la desconexión, o cuando se pulsa la tecla Local. El acceso a las
interfaces puede además restringirse usando las páginas web.
Cualquier interfaz puede solicitar el control exclusivo de la unidad enviando un comando
«IFLOCK 1». El bloqueo solamente se liberará enviando un comando «IFLOCK 0» desde la
instancia de interfaz que tenga en ese momento el bloqueo, pudiendo consultarse su estado
desde cualquier interfaz enviando el comando «IFLOCK?». La respuesta a esta petición será «-
1» si el bloqueo pertenece a otra instancia de interfaz, «0» si la interfaz está libre y «1» si el
bloqueo pertenece a la instancia de interfaz solicitante. El envío de cualquier comando desde
una interfaz sin privilegios de control que intente cambiar el estado del instrumento activará el bit
4 del Standard Event Status Register (registro de estado de eventos estándar) y colocará un 200
en el Execution Error Register (registro de errores de ejecución) para indicar que no se dispone
de privilegios suficientes para la acción solicitada.
Nota: también es posible configurar desde la interfaz web los privilegios de una interfaz particular
para fijarlos en modo «solo lectura» o «sin acceso».
12.2.7
Comunicación de estado
El modelo estándar de comunicación de estado y errores descrito en la norma IEEE 488.2 fue
diseñado para la interfaz GPIB y contiene algunas funcionalidades diseñadas para usarse con las
prestaciones de hardware Service Request (petición de servicio) y Parallel Poll (sondeo en
paralelo) de tal interfaz, así como para dar cabida a su funcionamiento en semidúplex. A pesar de
que dichas funcionalidades son de poca utilidad con otras interfaces, este instrumento pone a
disposición de cualquiera de ellas el juego completo de prestaciones. Para cada instancia
potencial de interfaz se mantiene un conjunto separado de muchos de los registros de estado y
error. Las interfaces GPIB, USB y RS232 proporcionan una instancia individual cada una,
mientras que la interfaz LAN proporciona tres: una para la página web y otra para cada una de
las dos interfaces de socket TCP. El disponer de un modelo de estado separado para cada
instancia de interfaz asegura que los datos no se pierdan, ya que muchos comandos de petición
de estado (p. ej., «*ESR?») limpian el contenido de un registro tras leerse su valor actual.
El conjunto completo de registros de estado y error y los bits individuales que contienen se
muestra en el diagrama de modelo de estado y se describe en detalle a continuación, pero en
breve el estado se mantiene utilizando cinco registros principales: Limit Event Status Register
(registro de estado de eventos de límite) para cada salida, Standard Event Status Register
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Este manual también es adecuado para:

Mx100tp

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