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Trainer Plus
1.3.6 Las E/S en paralelo
Están basadas en el dispositivo I
formada por los 4 bits preestablecidos cuya combinación es 0111 y el estado lógico de las líneas A0,
A1 y A2, que en el caso de µPIC Trainer Plus es la 0111000x.
En la figura 1.6 se muestra el esquema de conexiones. Básicamente se trata de un circuito
con 8 líneas que pueden actuar como entradas o salidas dependiendo que se lean o escriban (P0-
P7). Los periféricos a controlar se conectan con estas líneas a través de las correspondientes bornas
de conexión. Cada línea además lleva un led que pilota y representa el estado lógico de la misma.
Estos leds se activan por lógica negativa.
Las líneas SCL y SDA forman el bus I
valores binarios presente en las señales P0-P7. La señal de salida INT, activa por "0" se puede utilizar
como interrupción al MASTER. Esta ocurre cada vez que una línea de entrada cambia de estado.
El circuito se hace especialmente interesante porque permite ampliar el número de líneas de
E/S de un PIC. Más detalles en el en el tema 7.
1.3.7 El esquema general
Se representa en la figura 1.7. Después de lo expuesto sólo hay que destacar la presencia de
las resistencias "pull-up" R5, R6 y R7. Se hacen necesarias dado que las señales del bus I
siempre en colector abierto al igual que la de interrupción.
ARQUITECTURA
2
C PCF8574A (U4). Es un circuito cuya dirección está
2
C. A través de ellas el MASTER lee o escribe los
Figura 1.6. El módulo de E/S
1 - 10
2
C son
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