Transferencia De Datos En 2-Wire Bus Serie - Maxim Real-Time-Clock Serie Manual De Instrucciones

Durante la transferencia de datos, la línea de datos debe permanecer estable cuando la
línea de reloj es ALTA. Los cambios en la línea de datos, mientras la línea de reloj es alta,
se interpretan como señales de control.
En consecuencia, las siguientes condiciones de bus han sido definidas:
Bus no ocupado: Ambos datos y líneas de reloj permanecen ALTOS.
Inicio de Transferencia de datos: Un cambio en el estado de la línea de datos, de ALTO
a BAJO, mientras el reloj es ALTO, define una condición de INICIO (START).
Transferencia de datos de Parada: Un cambio en el estado de la línea de datos, de
BAJO a ALTO, mientras la línea de reloj es ALTA, define la condición de PARADA.
Datos válidos: El estado de la línea de datos representa datos válidos cuando, después
de una condición de INICIO (START), la línea de datos será estable durante del período
ALTO de la señal de reloj. Los datos sobre la línea deben ser cambiados durante el
período BAJO de la señal de reloj. Hay un pulso de reloj por bit de datos.
Datos válidos: El estado de la línea de datos representa los datos válidos cuando,
después de una condición de INICIO, la línea de datos es estable durante la duración del
período ALTO de la señal de reloj. Los datos sobre la línea deben ser cambiados durante
el período BAJO de la señal de reloj. Hay un pulso de reloj por bit de datos.
Cada transferencia de datos es iniciada con una condición de START y termina con una
condición de STOP. El número de bytes de datos transferidos entre las condiciones de
START y STOP no está limitado, y se determina por el dispositivo maestro. La
información se transfiere byte a byte y cada receptor reconoce con un noveno bit. Dentro
de los datos específicos de bus de 2 cables de un modo regular (100 kHz frecuencia de
reloj) y de un modo rápido (400kHz frecuencia de reloj) están definidas. El DS1307
funciona en el modo normal (100 kHz) solamente.
Reconocido (acknowledge): Cada dispositivo de recepción, cuando se le habla, está
obligado a generar un reconocido después de la de recepción de cada byte. El dispositivo
maestro debe generar un pulso de reloj extra que se asocia con este bit reconocido.
Un dispositivo que es reconocido ha de polarizar a masa la línea SDA durante el pulso de
reloj reconocido de tal manera que la línea SDA sea estable BAJO durante el período
ALTO de reconocido del pulso de reloj relacionado. Desde luego, la configuración y
tiempos de espera deben ser tenidos en cuenta. Un maestro debe señalar un final de
datos al esclavo no generando un bit reconocido en el último byte que ha sido registrado
en el esclavo. En este caso, el esclavo debe dejar la línea de datos ALTA para permitir al
maestro generar la condición de PARADA o STOP.

TRANSFERENCIA DE DATOS EN 2-WIRE BUS SERIE

Figura 5
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Traducción libre por V. García. 09-11-2.009 7