Tabla de contenido
Publicidad
teltronic, s.a.
teltronic, s.a.
| Página 8
MANUAL TÉCNICO DEL REPETIDOR RP-30SU
| Versión 2.0 |
Abril 1997
4.1.1.2.- CIRCUITO DEL PLL
De las direcciones A4 a A11 mediante los condensadores C213 a C220 aplicamos un pequeño
impulso al transistor Q108 que lo amplifica, impulso encargado de activar la lectura de la
memoria.
La señal de RF procedente del VCO es de frecuencia demasiado alta para aplicarse de forma
directa al PLL y se llevan a un circuito divisor o preescaler (IC107).
Antes de alcanzar al preescaler la señal se aplica a un circuito separador formado por un FET de
doble puerta Q112. Este circuito además de amplificar la señal hasta los 100mVpp mínimos,
efectúa la separación entre el oscilador y el preescaler.
La señal se aplica mediante C195 y se va por el drenador, para inyectarse al preescaler IC107
que efectúa la división por 80 ó 81 controlado por el IC108 (NI8820), mediante la pata 18 (MC)
que aplica impulsos de la pata 1 del IC107 y su salida se aplica al PLL.
El PLL tiene como misión la de leer los datos correspondientes al canal seleccionado, dividir la
señal de entrada RF, comparar la salida de esta división con la frecuencia de referencia y
generar unos impulsos cuya anchura es proporcional a la diferencia de fase entre ambas señales.
Los datos se leen de la memoria de las patas 11, 12, 13, y 15 y su multiplexado se realiza por
medio de un contador interno del PLL con salidas en 15, 16, y 17.
Estos datos se cargan en los latch internos del contador de referencia de 11 bits y los dos
contadores de la frecuencia de entrada 10 bits y 7 bits.
El oscilador de referencia de 4'8 Mhz está interno en el IC108 permitiéndose el ajuste por
medio de C223.
Aunque normalmente se utiliza un oscilador externo TCXO de mayor estabilidad común para
emisión y recepción.
La frecuencia se obtiene de dividir el oscilador de referencia por el contador de referencia y
dividida por dos, es comparada con la frecuencia después de dividida por los contadores,
procedente del preescaler, dando como resultado dos señales de error: una gruesa pata 2 (PDB)
generando pulsos positivos cuando la frecuencia es mayor que las frecuencias de referencia y
pulsos negativos cuando la frecuencia es menor que la de referencia y en alta impedancia
cuando ambas frecuencias son iguales, y otra fina analógica pata 1 (PDA), salida (VDD-VSS) / 2
cuando está en lock, incrementándose cuando disminuye la fase.
4.1.1.3.- FILTRO DE TENSIÓN DE ERROR
La salida de los impulsos se amplifican por medio del operacional IC105, la red R126, C169,
C170 y el filtro formado por R125 y C227 , obteniéndose en este punto la tensión de error para
controlar el VCO.
Publicidad
Tabla de contenido
