Ametek XPF Serie Manual Del Usuario página 110

Bit 2: Impostato quando è intervenuto un dispositivo di protezione contro la sovratensione
Bit 1: Impostato quando l'uscita raggiunge il valore massimo di corrente (Modalità CC).
Bit 0: Impostato quando l'uscita raggiunge il valore massimo di tensione (Modalità CV).
Status Byte Register e Service Request Enable Register
Questi due registri vengono redatti in conformità alla norma IEEE 488.2.
I bit impostati nello Status Byte Register che corrispondono ai bit impostati nel Service Request
Enable Register comportano l'invio del bit RQS/MSS nello Status Byte Register, generando così
una Service Request sul bus.
Lo Status Byte Register viene letto dal comando *STB?, che restituisce MSS nel bit 6, oppure da
un'interrogazione ciclica seriale che restituisce RQS nel bit 6. Il registro Service Request Enable
si imposta con il comando *SRE <nrf> e si legge con il comando *SRE?
Bit 7 - Non utilizzato.
Bit 6 - RQS/MSS. Questo bit, definito dalla norma IEEE 488.2, contiene sia il messaggio
Requesting Service (richiesta servizio) che il messaggio Master Status Summary
(sommario modalità operative Master). RQS viene restituito in risposta ad una Serial Poll
ed MSS in risposta al comando *STB?
Bit 5 - ESB. Event Status Bit (bit di andamento evento). Questo bit viene impostato se uno dei bit
impostati nello Standard Event Status Register corrisponde a un bit impostato nello
Standard Event Status Enable Register.
Bit 4 - MAV. Message Available Bit (bit messaggio disponibile). Viene impostato quando lo
strumento ha un messaggio di risposta formattato e pronto da inviare al controller. Il bit
viene eliminato dopo l'invio del Response Message Terminator (codice finale messaggio
di risposta).
Bit 3 - Non utilizzato.
Bit 2 - Non utilizzato.
Bit 1 - LIM2. Viene impostato se è impostato uno dei bit nel Limit Event Status Register 2 e i bit
corrispondenti sono impostati nel Limit Event Status Enable Register 2.
Bit 0 - LIM1. Viene impostato se è impostato uno dei bit nel Limit Event Status Register 1 e i bit
corrispondenti sono impostati nel Limit Event Status Enable Register 1.
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