Descripción Del Circuito Del Pwb De Fax (Sólo Ar-F151) (1) Resumen; Sección Del Asic; Proceso De Almacenamiento De Imágenes Del Escáner - Sharp AR-150 Manual De Servicio

5. Descripción del circuito del PWB de FAX
(sólo AR-F151)
(1) Resumen
El PWB de FAX efectúa las siguientes operaciones:
• Interfaz con el PWB de la MCU (entrada de datos de explo-
ración, salida de datos de imagen de impresión)
• Control del panel de operaciones del FAX
• Conversión de imágenes de FAX
• Interfaz con la línea telefónica pública
NS FX164 se usa como CPU y FX200 se usa como controlador del
sistema. Asimismo, se ha usado una OTPROM de 8M como ROM
de programa y una DRAM de 16M como memoria principal. Para
almacenar los números telefónicos registrados, etc., se usa una
SRAM de 64K (protegida por batería) y el CI de reloj.
LC8213 se usa para la compresión y expansión de datos. ASIC con-
trola la impresora láser y se interconecta con el PWB de la MCU.
El circuito NCU se conecta a la línea telefónica.
(2) Sección de la CPU
El NS32FX164 (que tiene un núcleo de 32 bits y un núcleo DSP de
16 bits) se usa como CPU en combinación con el controlador de sis-
tema NS32FX200. El núcleo de CPU de 32 bits se usa para contro-
lar el sistema. La función MÓDEM se obtiene combinando el núcleo
DSP de 16 bits con el circuito codificado Sigma-Delta en el
NS32FX200. El NS32FX200 está equipado con las funciones de
controlador de DRAM, controlador de interrupción, temporizador y
controlador DMA, que se usan para controlar el sistema.
CPU NS32FX164 Controlador de sistema NS32FX200
Controlador de DRAM
NÚCLEO CPU de 32
Controlador de interrupción
Temporizador
bits Módulo DSP de
Controlador DMA
16 bits
Codificado con Sigma-Delta
Circuito
analógico
(3) Memoria
Como memoria principal se usa una DRAM de 16M (composición de
1M ï 16 bits). Como memoria de programa se usa una OPTROM de
8M (composición de 512K ï 16 bits).
El NJU6355 se usa como CI de reloj; una SRAM de 64K, de 8K ï 8
bits, se usa como memoria de configuración para almacenamiento
de diversos ajustes. Estos dos CIs están protegidos por una batería
de litio de 3 V, incluso cuando se desconecta la alimentación de CA.
La memoria de configuración también se usa como memoria inter-
media en PC-FAX.
(4) Proceso de almacenamiento de imágenes del
escáner
ASIC (LZ9FH19) recibe los datos de imagen de escáner procesados
en el PWB de la MCU y los almacena en la memoria de datos de
exploración. ASIC envía los datos de imagen al bus de datos de
imagen y realiza la compresión y expansión de los mismos con
LC8213 de acuerdo con las instrucciones de la CPU.
(5) Compresión, expansión
La compresión y expansión se realizan combinando LC8213 con
una SRAM de 256K.
Compresión
Bus de
la CPU
Interfaz
de la CPU
Expansión
Circuito
Línea telefónica
NCU
pública
Bus de imágenes
Interfaz del
bus de imá-
genes
SRAM
de
LC8213
256K
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Este CI convierte los datos de mapa de bits en datos codificados de
formato MH, MR o MMR, o convierte los datos codificados de for-
mato MH, MR o MMR en datos de mapa de bits. Durante la transmi-
sión de un FAX, los datos de mapa de bits son enviados desde
LZ9FH19 al bus de imágenes, donde son codificados en formato
MMR para ser enviados al bus de la CPU. Los datos codificados se
almacenan en la memoria principal. Durante la recepción de un
FAX, los datos codificados son leídos desde la memoria principal y
convertidos en datos de mapa de bits por este CI, para luego ser
enviados al bus de imágenes.
Los datos emitidos son enviados a través del ASIC al PWB de la
MCU y luego son impresos. Como memoria intermedia se usa la
SRAM de 256K conectada al bus de imágenes.
(6) Sección del ASIC
Este ASIC, que tiene aproximadamente 30.000 puertas, está com-
puesto por tres bloques.
• Bloque SCL: Control del escáner y control de buses
• Bloque 1284: Sección de interfaz para PC
• LBP: Control del motor de la impresora láser y control de la
memoria FIFO
RESET_GEN genera señales de reinicialización en el ASIC, y
CLOCK GEN genera señales de reloj en el ASIC. HFKDIV divide la
frecuencia de vídeo básica enviada al ASIC.
ASIC
Reájuste_gen Reloj gen
SCL
Bloque SCL
El bloque SCL está a cargo del control del escáner, control de sin-
cronización y control de buses.
El bloque de control del escáner no utiliza la MCU debido a que la
MCU toma datos de imagen.
El bloque sensor recibe entradas desde el sensor y cambia el
estado del ADF. El bloque de control de buses controla el bus de la
CPU, el bus de imágenes y la transmisión DMA entre ellos. El blo-
que de control de sincronización genera señales de reloj CCD y
señales DMA.
Hfckdiv
ECP
LBP