Sharp AR-150 Manual De Servicio página 144

Señales de salida
A16 ~ A23 ✻ Bits de dirección de orden superior.
Estos son los 8 bits más significativos del bus de direc-
ciones de memoria.
✻ Habilitación del byte alto.
HBE
Señal de estado que se usa para habilitar las transferen-
cias de datos en el byte más significativo del bus de datos.
ST0 ~ 3 Estado.
No se utiliza.
U/S Usuario/supervisor.
No se utiliza.
ILO Operación bloqueada.
No se utiliza.
HLDA Acuse de recibo de retención.
Activado por la CPU en respuesta a la entrada HOLD
para indicar que la CPU ha liberado el bus.
PFS Estado de flujo de programas.
Un impulso en esta señal indica el comienzo de la ejecu-
ción de una instrucción.
BPU Ciclo BPU.
No se utiliza.
RSTO Salida de reinicialización.
Esta señal se activa cuando RSTI está en nivel bajo,
dando origen a una reinicialización del sistema.
RD Señal de selección de lectura.
Se activa durante los ciclos de lectura de la CPU o del
DMA para permitir la lectura de datos desde la memoria
o desde dispositivos periféricos.
WR Señal de selección de escritura.
Se activa durante los ciclos de escritura de la CPU o del
DMA para permitir la escritura de datos en la memoria o
en dispositivos periféricos.
TSO Salida de estado de sincronización.
No se utiliza.
DBE Habilitación de memorias intermedias de datos.
Se usa para controlar las memorias intermedias de datos
externos. Se activa cuando las memorias intermedias de
datos tienen que ser habilitadas.
OSCOUT Salida de cristal.
No se utiliza.
IAS Señal de selección de dirección de ciclo especial.
No se utiliza.
CTTL1 – 2 Reloj de sistema.
Reloj de salida para sincronización del bus. CTTL1 y CTTL2
deben estar conectadas externamente la una a la otra.
FCLK Reloj rápido.
No se utiliza.
ALE Habilitación de enclavamiento de dirección.
Señal alta activa que se puede usar para controlar seña-
les externas de enclavamiento de dirección.
IOUT Salida de interrupción
No se utiliza.
Señales de entrada/salida
AD0 ~ 15 ✻ Bus de direcciones/datos.
Información de direcciones/datos multiplexados. El bit 0
es el bit menos significativo de cada uno.
SPC Control del procesador esclavo.
No se utiliza.
✻ Dirección de los datos.
DDIN
Señal de estado que indica la dirección de la transferen-
cia de datos durante un ciclo de bus. Durante el recono-
cimiento de HOLD, esta señal se convierte en una
entrada y determina la activación de RD o WR.
✻ Señal de selección de dirección
ADS
Controla las señales de enclavamiento de dirección;
indica el principio de un ciclo de bus. Durante un recono-
cimiento de HOLD, esta señal se convierte en una
entrada y la CPU la monitoriza para detectar el principio
de un ciclo DMA y generar las señales de selección
correspondientes. Cuando se usa un DMA, ADS debe
ser elevada a V mediante un resistor de 10 kΩ.
CC
(3) Disposición de los contactos de LC8213K (IC505)
E: Contacto de entrada
S: Contacto de salida
B: Contacto bidireccional
P: Contacto de alimentación
NC:No se conecta
Nombre del
n.°
contacto
1 CS
2 RD
3 WR
4 A2
5 A1
6 A0
V
7
DD
8
9 D7
10 D6
11 D5
12 D4
13 V
SS
14 D3
15 D2
16 D1
17 D0
18
19
20 IREQ
21 DREQ
22 DACK
23
24
25
26
27 RESET
28 CLK
29 V
SS
30 TEST4
V
31
DD
32 TEST3
33 TEST2
34 TEST1
35 TEST0
36
37 BREQ
38 BACK
39 IDREQ
40 IDACK
11 – 16
Nombre del
Tipo n.°
contacto
E 41 AEN
E 42 AST
E 43 MDEN
E 44 MRD
E 45 MWR
E 46 IORD
P 47 IOWR
NC 48 LDE
B 49 UDE
B 50 READY
B 51 DTC
V
B 52
SS
P 53
B 54 MA23
B 55 MA22
B 56 MA21
B 57 MA20
NC 58 MA19
NC 59 MA18
S 60 MA17
S 61 MA16
E 62 MA/MD15
V
NC 63
SS
NC 64 MA/MD14
NC 65 MA/MD13
NC 66 MA/MD12
E 67 MA/MD11
E 68 MA/MD10
P 69 MA/MD9
E 70 MA/MD8
P 71 MA/MD7
E 72 V
SS
V
E 73
DD
E 74 MA/MD6
E 75 MA/MD5
NC 76 MA/MD4
S 77 MA/MD3
E 78 MA/MD2
E 79 MA/MD1
S 80 MA/MD0
Tipo
S
S
S
S
S
S
S
S
S
E
S
P
NC
S
S
S
S
S
S
S
S
S
P
B
B
B
B
B
B
B
B
P
P
B
B
B
B
B
B
B