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J1
DS 1
DS 2
Figura 12-2. Controles e indicadores. Módulos del controlador de fase del RFL 9300
PUENTES
J1
Se establecen en fábrica según el tipo de dispositivo instalado para U14 y U15. La posición A se
usa para dispositivos 27C256 y la posición B para los 27C64 o 27C128. No cambie la
configuración de este puente a menos que U14 y U15 sean reemplazados por otro tipo de
dispositivos
TORRETAS DE PRUEBA
TP1
Señal positiva de impulso del temporizador "watchdog". Esta señal de impulso estrecho debe
aparecer a intervalos de 500 ms para redes de 60 Hz y de 600 ms para redes de 50 Hz.
Punto de prueba de un impulso positivo de reloj de 1 µ s que comienza 497 µ s después del flanco
TP2
de subida de la señal de reloj aplicada a U9-24 (HSI.0). En las redes de 50 Hz, este impulso
comenzará 597 µ s después del flanco de subida de la señal de reloj del sistema.
TP3
Punto de prueba de la señal de reloj del sistema suministrada por el Control del supervisor RFL
93B SV. La frecuencia del reloj es de 2 kHz en redes de 60 Hz y de 1, 667 kHz para redes de 50
Hz. Cuando el relevador esta configurado para operación con tres terminales, el reloj es
enganchado en fase a la frecuencia de la corriente de línea en 33 veces la frecuencia de la línea
en Hz.
TP4
Punto de prueba de la señal READY/BUSWIDTH. Esta señal debe ponerse baja cuando se ejecuta
un acceso de E/S de mapeado de memoria. Todas las E/S mapeadas en memoria residen en
direcciones 8000H o superiores o cuando U12-19 está alta. Cuando TP4 está bajo, se añade un
estado de espera a los ciclos externos del bus, y el ancho del bus del microcontrolador se conmuta
dinámicamente de 16 a 8 bits.
RFL 9300
26 de marzo de 1999
B e c a u s e R F L ™ a n d H u b b e l l ® h a v e a p o l i c y o f c o n t i n u o u s p r o d u c t i mp r o v e me n t , we r e s e r v e t h e r i g h t t o c h a n g e d e s i g n s a n d s p e c i fi c a t i o n s wi t h o u t n o t i c e .
TP 1 TP 6 TP 4
TP 2 TP 3
12-2
TP 5
TP 7
TP 8
RFL Electronics Inc.
(973) 334-3100
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