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TP5
Punto de prueba de una copia de la señal decreciente (hacia nivel bajo) INT-X en el terminal P1-A6
del conector de placa. Señala una petición de interrupción de comunicaciones. Esta señal se hará
baja unos 45 ms después del flanco de subida de la señal de reloj del sistema.
El controlador de fase tiene acceso al chip de memoria del buzón de la RAM estática no volátil,
situada en el módulo del controlador de supervisión RFL 93B SV, cuando la señal es baja. Esta
señal se deriva de un temporizador monoestable del controlador de supervisión y no debe durar
nunca más de unos 50 ms. Las señales de selección en los terminales P1-A24, P1-A25, P1-C24 y
P1-C25 del conector de placa están activas sólo cuando esta señal está baja. En todas las demás
ocasiones, están en modo de triestado.
TP6
Señal de reloj de 8 MHz. La señal de reloj del sistema se divide por dos dentro del
microcontrolador.
TP7
Punto de prueba de la señal AUX IN.
TP8
Punto de prueba del voltaje de referencia de 5 voltios.
12.3 TEORÍA DE FUNCIONAMIENTO
Los algoritmos de protección del RFL 9300 son ejecutados por U9, un microcontrolador de 16 bits. Los
temporizadores que contiene U9 están programados para examinar la señal de reloj del sistema suministrada por
el controlador de supervisión a través del terminal P1-C11 del conector de placa. Cuando el relevador esta
configurado para operación en dos terminales el período de la señal de reloj debe permanecer entre 498 y 502 µ s
(598 µ s y 602 µ s para redes de 50 Hz); si el período sale de estos límites, U9 se repondrá (reset). Cuando el
relevador esta configurado para operación con tres terminales, el reloj es enganchado en fase a la frecuencia de la
corriente de línea en 33 veces la frecuencia de la línea en Hz. Las operaciones de escritura o lectura desde
direcciones de 8000H o superiores provocarán una señal baja en las patillas U9-43 y U9-64 a través de la puerta
NAND U10. Esto hace que U9 conmute a su modo de bus externo de 8 bits y que se inserte un estado de espera
de 125 ns en el ciclo del bus.
La señal de reloj interna de los microcontroladores es suministrada por un oscilador incorporado. El Cristal Y1 y los
capacitores C26 y C27 son los componentes que determinan la frecuencia de este oscilador.
Un ciclo del bus externo del microcontrolador utiliza las señales WR, RD y ALE. Las instrucciones y los datos se
leen de U14 y U15 de la EPROM, en tanto que los flip-flops octales U18 y U20, el circuito octal de enclavamiento
U19 y el registro de desplazamiento U21 actúan como un puerto de E/S de memoria mapeada.
Al principio del ciclo de bus externo, las tres señales de control están altas. La señal ALE proporciona una señal de
control de alto enclava a los circuitos de enclavamiento U12 y U13, los cuales sirven como buffer de dirección de
memoria. La dirección resultante externa que aparece en las líneas AD0 a AD15 aparece también en las patillas de
salida del buffer. Cuando la señal ALE se pone baja, la dirección permanece enclavada en las salidas del buffer.
La señal RD (U9-61) sirve como habilitador de salida para U14 y U15 de la EPROM, la sección del descodificador
de lectura de dirección de U11 y el buffer/controlador U17. Cuando esta señal está baja, las líneas AD0 a AD15
están configuradas como un bus de entrada de datos de 16 bits. Si la dirección de memoria es menor que 8000H,
AD15 está baja; esto sirve como selección del chip EPROM. Con ello se habilitan las salidas de la EPROM y U9 lee
una palabra de 16 bits de instrucción del programa. Si U9 está ejecutando un operación de un byte, se desecha la
porción de 8 bits no deseada de la palabra de 16 bits. También, cuando AD15 esta baja, U16 y U17 serán de
triestado y el puerto externo de E/S de memoria mapeada (U18 a U21) estará aislado del bus del microcontrolador.
Los ciclos de E/S del bus de memoria mapeada difieren de los ciclos del bus de E/S extracción de instrucciones en
varios aspectos:
1.
La anchura del bus de datos se altera dinámicamente de 16 a 8 bits.
2.
Tienen lugar ambos ciclos de lectura y escritura del bus.
3.
Los ciclos del bus de E/S de memoria mapeada se ejecutan en las direcciones de memoria 8000H y
superiores (línea AD15 alta).
4.
Se inserta un estado de espera de 125 ns en el ciclo del bus.
RFL 9300
26 de marzo de 1999
B e c a u s e R F L ™ a n d H u b b e l l ® h a v e a p o l i c y o f c o n t i n u o u s p r o d u c t i mp r o v e me n t , we r e s e r v e t h e r i g h t t o c h a n g e d e s i g n s a n d s p e c i fi c a t i o n s wi t h o u t n o t i c e .
12-3
RFL Electronics Inc.
(973) 334-3100
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