condición de entrada de renglón
bit .EN
bit .DN
escán de la instrucción
Instrucciones de arreglo (archivo)/misceláneos (FAL, FSC, COP, FLL, AVE, SRT, STD)
El siguiente diagrama de temporización indica la relación entre los bits de
estado y la operación de la instrucción. Cuando se completa la ejecución de
la instrucción, se establece el bit .DN.
el renglón es verdadero cuando
concluye la ejecución
múltiples escanes
operación concluida
restablece los bits de estado
y borra el valor .POS
Si la condición de entrada de renglón es verdadera al completarse la
ejecución, los bits .EN y .DN se establecen hasta que la condición de
entrada de renglón se hace falsa. Cuando la condición de entrada de renglón
se hace falsa, estos bits se restablecen y el valor .POS se borra.
Si la condición de entrada de renglón es falsa al concluir la ejecución, el bit
.EN se restablece inmediatamente. El bit .DN y el valor .POS se restablecen
un escán después de que se restablece el bit .EN.
Modo incremental
El modo incremental manipula un elemento del arreglo cada vez que la
condición de entrada de renglón de la instrucción va de falso a verdadero.
el renglón es falso cuando
concluye la ejecución
múltiples escanes
operación concluida
restablece los bits de estado
y borra el valor .POS
1ª habilitación de instrucción
2ª habilitación de instrucción
3ª habilitación de instrucción
última habilitación de
instrucción
1756-6.4.1ES - Octubre de 1999
7-5
40013
16643