Memoria buffer
Dirección (Dez./Hex.)
Descripción
CH1
CH2
Condiciones de transmisión después del cambio
Estas condiciones de transmisión rigen cuando en esta
palabra está puesto también el bit 15.
b
b
b
b
b
b
145
305
(91
)
(131
)
H
H
b
b
b
b
Ajuste de señal
146
306
(sólo para
(92
)
(132
)
QJ71C24N
H
H
(-R2/R4))
Tab. 4-3:
Distribución de la memoria buffer de los módulos de interfaz (3)
*
Los valores sobre trasfondo gris pueden guardarse en la Flash-ROM del módulo de interfaz.
Los bits no aducidos en la tabla están reservados para el sistema y no pueden ponerse ni reponerse.
4 - 6
Bit 0: Modo de funcionamiento
0: Funcionamiento independiente
1: Funcionamiento conjunto
Bit 1: Número de los bits de datos
0: 7 Bits
1: 8 Bits
Bit 2: Comprobación de paridad
0: Sin comprobación de paridad
1: Comprobar la paridad
Bit 3: Paridad par o impar
0: Paridad impar
1: Paridad par
Bit 4: Número de bits de parada
0: Un bit de parada
1: Dos bits de parada
Bit 5: Suma de control
0: No emplear suma de control
1: Emplear suma de control
Bit 6: Modificaciones de programa en modo RUN
0: bloqueado
1: permitido
Bit 7: Modificación de ajustes
0: bloqueado
1: permitido
Bits 8 hasta 14: Velocidad de transmisión
0F
: 50 bit/s
H
00
: 300 bit/s
H
01
: 600 bit/s
H
02
: 1200 bit/s
H
03
: 2400 bit/s
H
04
: 4800 bit/s
H
05
: 9600 bit/s
H
Bit 15: Fuente de las condiciones de transmisión
0: Después del cambio de modo de funcionameinto,
son válidos los ajustes realizados por una herra-
mienta de programación (GX Developer, GX IEC
Developer).
1: Después del cambio de modos de funcionamiento
son válidos los ajustes registrados en esta palabra.
Estado de la señal RS y DTR
b
Bit 0: Señal RS
0: OFF
1: ON
b
Bit 2: Señal DTR
0: OFF
1: ON
Ajuste previo*
06
: 14400 bit/s
H
07
: 19200 bit/s
H
08
: 28800 bit/s
H
09
: 38400 bit/s
H
0A
: 57600 bit/s
H
0B
: 115200 bit/s
H
0C
: 230400 bit/s
H
Señales E/S y memoria buffer
Protocolo válido
MC Libre Bidir
0
0005
R/W
H
MITSUBISHI ELECTRIC
Referen-
cia
Sección
5.4.2
Cap. 18
Sección
3.3.1