Interface Ssi; Principe - Balluff BML Información Básica

Interfaces pour système d'encodeur magnétique BML
2
Interfaces (suite)
2.2

Interface SSI

Signal différentiel RS422
Si le capteur est alimenté par une tension
séparée des composants électroniques
d'exploitation, la masse (GND) de cette tension
doit être reliée à la masse des composants
électroniques.
Circuit recommandé pour l'exploitation :
+Clk
–Clk
+Data
–Data
GND
U
Capteur
B
Fig. 2-1 : Exemple de raccordement pour un capteur avec système
de commande
Les fils relatifs à Clk, Data et à la tension
d'alimentation doivent être câblés par paire
dans le câble (voir Fig. 2-1).
Les impulsions d'horloge ne doivent être émises que
lorsque la tension d'alimentation est appliquée au système
de mesure.
La sortie Data du capteur doit être chargée
dans le système de commande avec une
résistance de 120 Ω, sous peine de fausser les
résultats de mesure.
Instant de déclenchement
Clk
Data
Bit n–1
t1
T
Clk
Clk
t
v
Data
T
A
Clk
+Clk Burst
Data Rafale de cadences
Fig. 2-2 : Signaux pour interface SSI
Bit n–1 Bit n–2 ... Bit 1
0 0
0 0
0 0
Tab. 2-2 : Poids des bits transmis en cas de transmission binaire
www.balluff.com
Clk
Data
120Ω
Commande
Bit n–2 Bit n–3 ...
t
v
Bit 0 Valeur déc.
0 1 1
1 0 2
1 1 3
2.2.1

Principe

SSI signifie Synchronous Serial Interface et décrit une
interface numérique synchrone avec un câble différentiel
d'horloge et un câble différentiel de données.
Au premier front d'horloge décroissant (instant de
déclenchement), le mot de données à émettre est
temporairement enregistré dans le capteur. L'émission des
données a lieu au premier front d'horloge croissant, cela
signifie que le capteur émet un bit par le câble de données
à chaque front d'horloge croissant. Ce faisant, il est
impératif de tenir compte des capacités des différents
câbles et des temporisations des pilotes t
commande lors de l'interrogation des bits de données.
La fréquence d'horloge max. f
câble. La durée t également appelée durée monoflop,
m
démarre en même temps que le dernier front d'horloge
décroissant et est émise avec le dernier front d'horloge
croissant en tant que niveau Low. Le câble de données
reste au niveau Low jusqu'à ce que la durée t
écoulée. Ensuite, le capteur est de nouveau prêt à recevoir
la séquence d'horloge suivante.
La signification des bits et la relation entre la
longueur de câble maximale et la fréquence
d'horloge sont décrites dans la notice
d'utilisation du capteur.
t m
... Bit 0
t2
T = 1/f Période d'horloge SSI, fréquence
Clk Clk
d'horloge SSI
T = 1/f Période d'échantillonnage, fréquence
A A
d'échantillonnage
n Nombre de bits à transmettre (requiert
n+1 impulsions d'horloge)
t = 2 × T Durée nécessaire à l'interface SSI
m Clk
pour redevenir opérationnelle
t = 150 ns Durée de temporisation de la
v
transmission (mesurée avec un câble
d'1 m)
dans la
v
dépend de la longueur de
Clk
soit
m
t
t
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