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Manual de referencia del juego de instrucciones
Adición y sustracción de 32 bits
Tiene la opción de realizar adición y sustracción de entero con signo de 16 ó 32 bits.
Esto es facilitado por el bit de archivo de estado S:2/14 (bit de selección de overflow
matemático).
Bit de selección de overflow matemático S:2/14
Establezca este bit cuando desee usar la adición y sustracción de 32 bits. Cuando
S:2/14 está establecido y el resultado de una instrucción ADD, SUB, MUL, DIV o
NEG no se puede representar en la dirección de destino (debido al underflow u
overflow matemático):
Nota
Para las instrucciones MUL, DIV, de entero y todas las instrucciones de punto
(coma) flotante con un destino de entero, el cambio de estado se realiza
inmediatamente una vez establecido S:2/14.
Cuando S:2/14 se restablece (condición predeterminada) y el resultado de una
instrucción ADD, SUB, MUL, DIV o NEG no se puede representar en la dirección
de destino (debio al underflow u overflow matemático):
Nota
Además, los procesadores SLC 5/03 y SLC 5/04 validan el estado de bit S:2/14
solamente al final de un escán para instrucciones ADD, SUB y NEG.
Anote que el estado de bit S:2/14 no afecta la instrucción DDV. Tampoco afecta el
contenido del registro matemático cuando usa las instrucciones MUL y DIV.
Nota
Los procesadores SLC 5/03 y SLC 5/04 solamente interrogan este bit al pasar al
modo de marcha y final de escán. Use la función de monitorización de datos para
efectuar esta selección antes de introducir el modo de marcha.
3–8
El bit de overflow S:0/1 se establece.
El bit de interrupción por overflow S:5/0 se establece.
La dirección de destino contiene los 16 bits menos significativos truncados y sin
signo del resultado.
El bit de overflow S:0/1 se establece.
El bit de interrupción por overflow S:5/0 se establece.
La dirección de destino contiene 32767 si el resultado es positivo o –32768 si el
resultado es negativo.
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