Diagrama De Temporización Para Una Instrucción Msg Exitosa Del Slc - Allen-Bradley SLC 500 Serie Manual De Referencia

Diagrama de temporización para una instrucción MSG
exitosa del SLC 5/02
La sección siguiente describe el diagrama de temporización para una instrucción
MSG del SLC 5/02.
EN
EW
ST
DN
ER
NR
TO
1.
2.
El renglón se El nodo receptor
hace verdadero. recibe el paquete.
Á Â
1
0
1
0
1
0
1
0
1
0
1
0
1
0
Cuando el renglón MSG se hace verdadero y el MSG es escaneado, el bit EN se
establece y permanece establecido hasta que el bit DN, ER o TO se establezca.
El bit EW está establecido, lo que indica que la instrucción MSG ha sido
colocada en la cola MSG. (El procesador SLC 5/02 siempre tiene espacio en la
cola MSG.) La cola trabaja en base al concepto primero en llegar–primero en
salir y así permite al procesador recordar el orden en que las instrucciones MSG
se habilitaron. Anote que el programa no tiene acceso a la cola MSG del SLC
5/02.
En el siguiente final de escán o instrucción de comunicación de servicio (SVC),
el procesador SLC 5/02 determina si debe examinar la cola MSG en busca de
una tarea. El procesador toma una decisión según el estado de bit S:2/15, las
solicitudes de comunicación DH-485 de otros nodos y si hay otra instrucción
MSG anterior en ejecución. Si el procesador 5/02 determina que no debe
acceder a la cola, los bits EN y EW permanecen establecidos hasta el próximo
final de escán o SVC.
Instrucciones de comunicación
El nodo receptor procesa el
paquete exitosamente y retor
na los datos (lectura) o escribe
los datos (éxito).
Ä
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