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17.5.2 SPSR – Registro de Estado SPI
• Bit 7 – SPIF: Bandera de Interrupción SPI
Cuando la transferencia serial es completada, la bandera SPIF es uno. Una
interrupción es generada si SPIE en SPCR es uno y las Interrupciones Globales
son Habilitadas. Si SS es una entrada y es controlada en bajo cuando esta en
Modo maestro SPI. Esto también pone en uno la bandera SPIF. SPIF es limpiada
por hardware cuando esta ejecutando el correspondiente vector de
interrupción. Alternativamente, el bit e SPIF es limpiado primero leyendo el
registro de estado SPI con SPIF en uno, luego accediendo al Registro de Datos
del SPI (SPDR).
• Bit 6 – WCOL: Escritura de la Bandera de Colisión
El bit WCOL es uno si el Registro de Datos del SPI (SPDR) es escrito durante la
transferencia. El bit WCOL (y el bit SPIF) son limpiados primero en la lectura
del registro de estado del SPI con WCOL en uno, y luego accediendo el registro
de datos del SPI.
• Bit 5:1 – Res: Bits Reservados
Estos bits son reservados en el ATmega164P/324P/644P y siempre serán leídos
como cero.
• Bit 0 – SPI2X: Bit para Doble velocidad SPI
Cuando este bit es escrito con uno lógico la velocidad del SPI (Frecuencia SCK)
será duplicada cuando el SPI este en Modo Maestro. Esto significa que el
periodo mínimo del SCK seria de dos periodos de reloj de la CPU. Cuando el
SPI es configurado como esclavo, el SPI esta solo garantizado para trabajar con
fosc/4.
La interfase SPI en el ATmega164P/324P/644P es también usada para memoria
programable y carga o descarga de la EEPROM.
17.5.3 SPDR – Registro de Datos SPI
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
fosc/128
fosc/2
fosc/8
fosc/32
fosc/64
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