Combinando Direcciones Y Paquetes De Datos Dentro De La Transmisión - Atmel ATmega164P/V Manual De Usuario

20.3.4 Formato del Paquete de Datos
Todos los paquetes de datos transmitidos en el bus del TWI son de nueve bits
de longitud, consistiendo de un byte de datos y unos bits desconocidos.
Durante la transferencia, el Maestro genera el reloj y el USART y condiciones de
Parada, mientras la recepción es responsable por desconocidas recepciones.
Una desconocida (ACK) es señalada por la recepción pulling the SDA line low
durante el noveno ciclo SCL. Si la recepción llega ha ser la línea de alto SDA, el
NACK es señalada. Cuando el receptor tiene receptado el ultimo byte, o por
algunas razones no puede receptar mas bytes, esto debería informar la
transmisión enviando al NACK después del byte final. EL MSB del byte de
datos es transmitido primero.
20.3.5 Combinando Direcciones y Paquetes de Datos dentro de la
Transmisión
La transmisión básica consiste de condiciones de INICIO, SLA+R/W, una o
mas paquetes de datos y condiciones de PARADA. Un mensaje vació, que
consiste de un INICIO seguido por la condición de PARADA, es ilegal.
Note que el Wired-ANDing de la línea SCL puede ser usado para implementar
hadshaking entre el Maestro y el Esclavo. El esclavo puede extender el periodo
en bajo del SCL por pulling the SCL line low. Esto es útil si la velocidad del reloj
puesta por el Maestro es también rápida para el Esclavo, o el Esclavo necesita
tiempo extra para procesamiento entre la transmisión de datos. El Esclavo
entendiendo el periodo en bajo del SCL no afectaría el periodo en alto del SCL,
con lo cual es determinado por el Maestro. Como consecuencia el Esclavo