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20.2.2 Interconexión Eléctrica
Ambas líneas del bus con conectadas a la fuente de voltaje positiva a través de
las resistencias pull up. Los controladores del bus de todos los dispositivos TWI
son de colector-abierto. Esto implementa una función AND con la cual es
esencial la operación de la interfase. Un bajo nivel en la línea del bus TWI es
generada cuando uno o más dispositivos de salida TWI son cero. Un alto nivel
es salida cuando todos los dispositivos TWI están en buen estado a sus salidas,
permitiendo a la resistencias pull up una línea en alto. Note que todos los
dispositivos AVR conectados al bus TWI serían encendidos a medida que
permita cualquier operación del bus.
El número de dispositivos que pueden ser conectados es solo limitado por el
límite de capacitancia de 400 pF y el 7-bit del espacio de dirección del esclavo.
Dos diferentes especificaciones están presentes aquí: una relevante para la
velocidad del bus 100 Khz., y una valida para una velocidad del bus superior a
400 KHz.
20.3 Transferencia de Datos y Formato de Trama
20.3.1 Transfiriendo Bits
Cada bit de datos es transferido en el bus de TWI es acompañado por un pulso
en la línea del reloj. El nivel de la línea de datos seria estable cuando la línea del
reloj esta en alto. La única excepción de esta regla es para generar condiciones
de comienzo y finalización.
20.3.2 Condiciones de Inicio y Parada
El Maestro inicia y termina la transmisión de datos. La transmisión es
inicializada cuando el Maestro emite la condición de Inicio en el bus, y esto es
terminada cuando el Maestro emite la condición de Parada. Entre la condición
de Inicio y Final, el bus lo considera como basura, y otro maestro no debería
intentarlo. Un caso especial ocurre cuando una nueva condición de Inicio es
emitida entre la condición de Inicio y Finalización. Esto es referido como una
condición de Inicio Repetitiva, y es usada cuando el maestro desea inicializar
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