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• Aplicar la secuencia TMS 1, 1,0 re-entrando al estado Run-Test/Idle. La
instrucción es habilitada en la salida paralela desde el Registro de
Desplazamiento en el Update-IR state. Los estados Exit-IR, Pause-
IR, and Exit2-IR son solo usados para navegación en la maquina de estado.
• A la entrada TMS, aplicar la secuencia 1, 0, 0 al flanco de subida de TCK
entrando al Registro de desplazamiento de datos - Shift-DR state. Mientras en
este estado, descarga el Registro de Datos seleccionado desde la entrada TDI en
el flanco de subida de TCK.
Para permanecer en el estado Shift-DR, la entrada TMS seria sostenida en bajo
durante la entrada de todos los bits excepto el MSB. El MSB del dato es
desplazado cuando este estado es configurado a la izquierda, Mientras el
Registro de Datos es desplazado desde el pin TDI, las entradas paralelas al
Registro de datos capturados en el estado Capture-DR es desplazado fuera en el
pin TDO.
• Aplicar la secuencia TMS 1, 1, 0 al re-entrar al Run-Test/Idle state. Si el
registro de Datos seleccionado a habilitado la salida paralela, las habilitaciones
toman lugar en Update-DR state. Exit-DR, Pause-DR, and Exit2-DR states son
solo usados para navegación de la máquina de estados.
Como se muestra en este diagrama de estados, el Run-Test/Idle state no
necesita ser ingresado entre la selección de la instrucción JTAG y usando los
Registros de Datos, y algunas instrucciones JTAG pueden seleccionar funciones
En Run-Test/Idle, hacienda esto impropio como un an Idle state.
23.5 Usando el Boundary-scan Chain
Una completa descripción del Boundary-scan capabilities esta dado en la
sección
"IEEE 1149.1 (JTAG) Boundary-scan" en la página 266 del
datasheet.
23.6 Usando el On-chip Debug System
Como se muestra en la Figura 23-1, el hardware soportado por On-chip
Debugging consiste de
• A scan chain en la interfase entre el AVR CPU interno y las unidades de
periféricos internos
• Break Point unit.
• Interfase de comunicación entre el sistema del CPU y JTAG.
Todas la lectura o modificaciones/escritura necesarias para implementar el
depurador son hechas aplicando las instrucciones del AVR vía internal AVR
CPU Scan Chain. El CPU envía el resultado a la localidad de memoria de E/S
lo cual es parte de la interfase de comunicación entre el CPU y el sistema JTAG
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