Tabla de contenido
Publicidad
12. INTERRUPCIONES EXTERNAS
12.1 DESCRIPCIÓN DE REGISTROS
12.2.1 EICRA – Registro de Control de Interrupciones A
• Bits 7:6 – Reservados
Estos bits son reservados en el ATmega164P/324P/644P, y siempre son escritos
con cero.
• Bits 5:0 – ISC21, ISC20 – ISC00, ISC00: Interrupciones Externas 2 - 0
Sentido de los Bits de Control
La interrupciones externas 2-0 son activadas por los pin externos INT2:0 si la
bandera I en SREG y la correspondiente mascara de Interrupción en el EIMSK
es uno. El nivel en los pines externos corresponde a uno en el EIMSK. Los
límites de la forma de onda cuadrada en INT2, INT0 son registrados
asincrónicamente.
Los pulsos en INT2:0 son más extensos que el mínimo ancho de pulso dado en
las "Interrupciones Externas" generadas en la interrupción. Pequeños pulsos no
son garantizados para generar una interrupción. Si la interrupción a nivel bajo
es seleccionada, el nivel bajo seria sostenido hasta la realización de la
actualización ejecutando la instrucción para generar la interrupción.
Si se
habilita, el nivel activo de interrupción se generará una llamada de la
interrupción hasta que el pin este en bajo. Cuando se cambia el bit, ISCn, la
interrupción puede ocurrir. Por consiguiente, es
recomendable primero
deshabitar INTn encerando la habilitación de este bit en el registro EIMSK.
Luego, el bit ISCn puede ser cambiado. Finalmente, la bandera de interrupción
INTn debería ser limpiada por la escritura de uno lógico en este bit de la
bandera de interrupción (INTFn) en el registro EIFR antes de que la
interrupción sea nuevamente habilitada.
Sentido de Control de la Interrupción
ISCn1 ISCn0 Descripción
0
0
El nivel bajo de INTn genera un pedido de interrupción
Publicidad
Tabla de contenido
