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Los 7 bits superior son direccionados para cambiar a la interfaz Serial 2-hilos
responderán cuando sea direccionado por el maestro. Si el LSB es uno, el TWI
responderá a la dirección de llamada general (0x00) caso contrario esto ignorará
la llamada de direccionamiento general.
TWEN sería escrito a uno al habilitar el TWI. El bit TWEA seria escrito a uno al
habilitar el
reconocimiento de los propios dispositivos direccionado como
esclavos o direcciones de llamada general. TWSTA y TWSTO serían escritos a
cero. Cuando TWAR y TWCR han sido inicializadas, el TWI espera hasta este
direccionamiento por sus propios direcciones de esclavo (o si están habilitadas
las direcciones de llamadas generales) seguido por el bit de dirección de datos.
Si el bit de dirección es "1", el TWI operará en modo ST. Después la propia
dirección del esclavo y el bit de escritura ha sido recibida, la bandera TWINT es
uno y el código de estado válido puede ser leído desde TWSR. El código de
estado es usado para determinar la acción de software adecuado. La acción
apropiada puede ser tomada para cada código de estado en la Tabla 20-5- El
modo de transmisor Esclavo puede también ser entera si arbitrariamente es
perdida mientras el TWI esta en el modo Maestro (ver los estados 0xB0).
Si el bit TWEA es escrito a cero durante la transferencia, el TWI transmitiría el
último byte de la transferencia. El estado 0xC0 o 0xC8 seria entero,
dependiendo se el receptor maestro trasmite a NACK o ACK después del byte
final. El TWI es cambiado al no direccionar en modo esclavo, e ignoraría el
Maestro si esto continúa la transferencia. En verdad el Receptor Maestro recibe
todos "1" como datos seriales. El estado 0xC8 es entero si el maestro demanda
bytes de datos adicionales (por transmisión ACK), Aunque el Esclavo ha
transmitido el ultimo byte (TWEA cero y esperando NACK desde el Maestro).
Mientras TWEA es cero el TWI no responde a la dirección del propio Esclavo.
Sin Embargo, el bus serial de 2-hilos es todavía monitoreado y el
reconocimiento de dirección puede reasumir cuando quiera configurando el
TWEA. Esto implica que el bit TWEA puede ser usado temporalmente aislando
el TWI desde el bus serial de 2-hilos. En modo sleep o modos Idle, el sistema de
reloj del TWI es apagado y el bit TWEA es uno, la interfase puede todavía
reconocer su propia dirección de esclavo o la dirección de llamada general
usando el bus de reloj serial de 2-hilos como fuente de reloj.
La parte luego despierta desde el modo sleep y el TWI sostendría el reloj en
bajo del SCL durante el despertado y después la bandera TWINT es limpiada
(por la escritura de uno). Mas allá de la recepción de datos seria cargada como
normal, con el reloj del AVR corriendo como normal. Observe que si el AVR
esta configurado con un prolongado tiempo de inicio, la línea SCL puede ser
sostenido en bajo para un periodo largo, bloqueando otras transmisiones de
datos. Note que el registro de datos para interfase seria de 2-hilos – TWDR no
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