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tiempo para que el voltaje se estabilice. Si no se estabiliza, la primera conversión
tiene un valor incorrecto.
• Bit 5 – ACO: Salida del Comparador Analógico
La salida del Comparador Analógico es sincronizada y luego directamente
conecta al ACO. La sincronización introduce un retardo de 1 – 2 ciclos de reloj.
• Bit 4 – ACI: Bandera de Interrupción del Comparador Analógico
Este bit es habilitado por hardware cuando una salida de comparación dispara
las interrupciones en modo definidos por ACIS1 y ACIS0. La rutina del
Comparador Analógico es ejecutada si el bit ACIE es puesto y el bit-I en SREG
es habilitado. ACI es limpiado por hardware cuando ejecuta el correspondiente
vector de interrupción. Alternativamente, ACI es limpiado por la escritura de
uno lógico a la bandera.
• Bit 3 – ACIE: Habilitación de la Interrupción del Comparador Analógico
Cuando el bit del ACIE es escrito con uno lógico y el bit-I en es Registro de
Estado es habilitado, la Interrupción del Comparador Analógico es activada.
Cuando se escribe con cero, la interrupción es deshabilitada.
• Bit 2 – ACIC: Habilitación de la Entrada de Captura del Comparador
Cuando se escribe uno lógico, estos bits habilitan la entrada en función de
captura en el Timer/Contador1 a ser disparado por el Comparador Analógico.
La salida del comparador es en este caso directamente conectada a la entrada de
captura, haciendo la comparación utiliza el cancelador de ruido y selección del
flanco del Timer/Contador1 Interrupción de Captura a la entrada. Cuando se
escribe cero lógico, ninguna conexión entre el Comparador Analógico y la
función de captura a la entrada existe. Para hacer la comparación disparar el
Timer/contador1 a la salida de la interrupción de captura, el bit ICIE1 en el
registro máscara de la Interrupción del Timer (TIMSK1) seria habilitada.
• Bits 1:0 – ACIS1:ACIS0: Modo Selector de la Interrupción del Comparador
Analógico.
Estos bits determinan cual comparador eventualmente dispara la interrupción
del Comparador Analógico. Las diferentes configuraciones son mostradas en la
tabla 21-2.
Cuando cargando los bits ACIS1/ACIS0, la Interrupción del Comparador
Analógico sería deshabilitada limpiando estos bits de habilitación de
Interrupciones en el Registro ACSR. Por otra parte una interrupción puede
ocurrir cuando los bits son cambiados.
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