Tabla de contenido
Publicidad
Este es el uso del software responsable para asegurar que estas condiciones
arbitrarias ilegales nunca ocurrirán. Esto implica que en los sistemas multi-
maestros, todos los datos contendrán la misma composición del SLA+R/W y
paquetes de datos.
20.5 Revision del modulo TWI
20.5.1 Pines SCL y SDA
Estos son los pines de interfase del AVR TWI con el resto de sistemas MCU. La
salida de los controladores contienen slew-rate limitados a medida que
conforman las especificaciones TWI. Las fases de entrada contienen picos de
supresión unitaria removiendo picos menores que 50 ns. Note que las pull-up
internas en el AVR pueden ser habilitadas por la configuración de los bits del
PORT correspondientes a los pines SCL y SDA, como se explicó en la sección de
Pórticos de E/S. Las pull-up internas pueden en algunos sistemas eliminar la
necesidad de unas externas.
20.5.2 Bit Unidad Generador de velocidad
Esta unidad controla el periodo del SCL cuando esta operando en modo
Maestro. El periodo SCL es controlado por la configuración en el bit TWI del
registro de velocidad (TWBR) y los bits del prescalador en el Registro de Estado
del TWI (TWSR). La operación esclavo no depende del bit de velocidad o de la
Publicidad
Tabla de contenido
