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Escribiendo a uno el bit EERIE se habilita la interrupción de la EEPROM si el bit
del SREG es uno. Escribiendo cero en EERIE se deshabilita la interrupción. La
interrupción de la EEPROM genera una interrupción constante cuando EEPE es
limpiado.
• Bit 2 – EEMPE: Habilitación del Programa del Maestro de la EEPROM
El bit EEMPE determina si la configuración de EEPE a uno causa que la
EEPROM sea escrita.
Cuando EEMPE es uno, configurando EEPE durante cuatro ciclos del reloj
escribiría el dato a la EEPROM al seleccionar la dirección. Si EEMPE es cero, la
configuración de EEPE no tendría efecto. Cuando EMPE ha sido escrito a uno
por software, hardware limpiamos el bit a cero después de cuatro ciclos de
reloj. Ver la descripción del bit de EEPE para un procedimiento de escritura de
la EEPROM.
• Bit 1 – EEPE: Habilitando la Programación de la EEPROM
La habilitación de escritura de la señal EEPE de la EEPROM es la escritura de la
habilitación de la EEPROM.
Cuando la dirección y el dato son correctamente configurados, el bit EEPE
debería ser escrito a uno para un valor de escritura dentro de la EEPROM. El bit
EEMPE debería ser uno antes de que un uno lógico sea escrito a EEPE, con lo
cuál no tomaría lugar la escritura de la EEPROM. El siguiente procedimiento
sería escribiendo la EEPROM(los pasos 3 y 4 no son esenciales):
1. Esperar hasta que EEPE llegue a ser cero.
2. Esperar hasta que SPMEN en SPMCSR llegue a ser cero.
3. Escribir la nueva dirección de la EEPROM a EEAR (opcional).
4. Escribir el nuevo dato de la EEPROM a EEAR (opcional).
5. Escribir uno lógico al bit EEMPE mientras se escribe cero a EEPE en EECR.
6. Dentro de cuatro ciclos de reloj después configurar EEMPE, escribir uno
lógico a EEPE.
La EEPROM no puede ser programada durante la escritura del CPU a la
memoria Flash. El software chequearía que la programación de la Flash es
completada antes de inicializar la nueva escritura de la EEPROM.
El paso 2 es solo relevante si el software contiene el Boot Loader permitiendo al
CPU la programación de la Flash. Si la Flash nunca comienza la actualización
por el CPU, el paso 2 seria omitido. Ver "Programación de la Memoria" en la
Pág. 293 en el datasheet.
Precaución: Una Interrupción entre los paso 5 y 6 haría que el ciclo de escritura
falle, desde que la EEPROM es interrumpida por otro acceso a la EEPROM, el
Registro EEAR o EEDR seria modificado, causando que el acceso a la
Interrupción de la EEPROM falle. Esto es recomendado para tener la Bandera
Global de Interrupciones limpia durante todos los pasos para evitar estos
problemas.
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